Descrição geral

O W9725G6JB é uma 256M bits DDR2 SDRAM, organizado como 4,194Este dispositivo atinge taxas de transferência de alta velocidade de até 1066Mb/sec/pin (DDR2-1066) para várias aplicações.,25I, 25A, 25K e -3. As peças de grau -18 são compatíveis com a especificação DDR2-1066 (7-7-7).As peças de grau -25/25I/25A/25K são conformes com as especificações DDR2-800 (5-5-5) ou DDR2-800 (6-6-6) (as peças de grau industrial de 25I que são garantidas para suportar -40 °C ≤ TCASE ≤ 95 °C)As peças de grau -3 são conformes com a especificação DDR2-667 (5-5-5).

Características

• Fornecimento de energia: VDD, VDDQ = 1,8 V ± 0,1 V
• Arquitetura de taxa de dados dupla: duas transferências de dados por ciclo de relógio
• CAS Latência: 3, 4, 5, 6 e 7
• Duração da explosão: 4 e 8
• São transmitidos/recebidos dados através de estroboscópios bidirecionais de dados diferenciais (DQS e DQS)
• Alinhada em borda com dados de leitura e alinhada no centro com dados de gravação
• DLL alinha as transições DQ e DQS com o relógio
• Entradas de relógio diferencial (CLK e CLK)
• Máscaras de dados (DM) para gravação de dados
• Os comandos inseridos em cada borda positiva do CLK, dados e máscara de dados são referenciados para ambas as bordas do DQS
• Compatível com a latência aditiva programável do CAS para aumentar a eficiência do comando e do data bus
• Leitura de Latência = Latência Aditiva mais Latência CAS (RL = AL + CL)
• Ajuste de impedância off-chip-driver (OCD) e On-Die-Termination (ODT) para melhor qualidade do sinal
• Função de pré-carregamento automático para rádios de leitura e gravação
• Modo de atualização automática e auto-actualização
• Desligação de energia pré-carregada e desligação de energia ativa
• Escrever máscara de dados
• Escrever Latência = Ler Latência - 1 (WL = RL - 1)
• Interface: SSTL_18
• Embalado em WBGA 84 Ball (8X12.5 mm2), utilizando materiais livres de chumbo compatíveis com a RoHS