Descrição geral

A W9712G6JB é uma DDR2 SDRAM de 128M bits, organizada em 2,097,152 palavras ×4 bancos ×16 bits. Este dispositivo atinge taxas de transferência de alta velocidade de até 1066Mb/sec/pin (DDR2-1066) para aplicações gerais.25IO -18 é compatível com a especificação DDR2-1066 (7-7-7).O -25/25I/25A são compatíveis com a especificação DDR2-800 (5-5-5) ou DDR2-800 (6-6-6) (o grau industrial de 25I e o grau automotivo de 25A que é garantido para suportar -40 °C ≤TCASE ≤95 °C)O -3 é compatível com a especificação DDR2-667 (5-5-5).

Características

Fornecimento de energia: VDD, VDDQ= 1,8 V ±0,1 V
Arquitetura de taxa de dados dupla: duas transferências de dados por ciclo de relógio
CAS Latência: 3, 4, 5, 6 e 7
Duração da explosão: 4 e 8
São transmitidos/recebidos dados com estroboscópios bidirecionais de dados diferenciais (DQS e DQS)
Alinhamento de borda com dados de leitura e centro com dados de gravação
DLL alinha transições DQ e DQS com o relógio
Entradas de relógio diferencial (CLK e CLK)
Máscaras de dados (DM) para gravação de dados.
Os comandos inseridos em cada borda positiva do CLK, dados e máscara de dados são referenciados para ambas as bordas do DQS
A latência aditiva programável do CAS enviada é suportada para aumentar a eficiência do comando e do bus de dados
Leia Latência = Latência Aditiva mais Latência CAS (RL = AL + CL)
Ajuste de impedância off-chip-driver (OCD) e terminação on-die (ODT) para melhor qualidade do sinal
Função de pré-carregamento automático para rajadas de leitura e gravação
Modo de atualização automática e auto-atualização
Desligação de energia pré-carregada e desligação de energia ativa
Escrever máscara de dados
Escrever Latência = Ler Latência - 1 (WL = RL - 1)
Interface: SSTL_18
Embalado em WBGA 84 Ball (8X12,5 mm)²), utilizando materiais livres de chumbo compatíveis com a RoHS